时钟稳定电路的实现方法

    从目前国内外研究的情况看，用于稳定高速ADC的时钟电路主要是锁相环路（Phase-locked loop，PLL）。锁相系统在本质上讲是一个闭环相位控制系统，简单得讲，它是一种能使输出信号在频率和相位上与输入信号同步的电路，即系统进入锁定状态（或同步状态）后，振荡器输出信号与输入信号之间的相差为零或保持常数，由于锁相环路具有许多优良特性，故可广泛用于高性能处理器的时钟产生以及分布、系统的频率合成与变换、自动频率调谐跟踪、数字通信中的位同步提取、锁相、锁相倍频与分频等。

    本文提出了一种延迟锁相环（Delay -locked loop DLL）的设计方案，事实上，PLL主要是利用其中的鉴相器和滤波器监测反馈时钟信号与输入时钟信号，然后用产生的电压差控制压控振荡器，从而产生一个近似于输入时钟的信号，最终达到锁频之目的，DLL的作用就是在输入时钟和反馈时钟之间插入延时脉冲，直到这两个时钟上升沿对齐，并达到同步，当输入时钟脉冲沿和反馈脉冲沿对齐后，片上延时锁相环DLL才能都被锁定。锁定时钟后，电路不再调整，两个时钟也没有什么差别，这样，片上延时锁相环就用DLL输出时钟补偿了时钟分配网络造成的时间延迟，从而有效地改善了时钟源和负载之间的时间延迟。首先，延迟线与振荡器相比，受噪声较小，这是因为波形中被损坏的过零点在延迟线的末端就消失了，而在振荡器电路中又会再循环，因而会产生更多的损坏，其次，DLL中控制电压的变化内迅速改变延迟时间，也就是说，传输函数简单地等于VCDL的增益KBCDL，总之，PLL中用到的振荡器存在着不稳定性和相位偏移的积累，因而在补偿时钟分别在网络造成时间延迟时，往往会降低PLL的性能，因此，DLL的稳定性和稳定速度等问题比PLL要好。

◇ 总体电路结构设计

    该时钟占空比稳定电路的总体结构如图1中的虚框所示，它由输入缓冲放大器A，开关K1、K2和延迟锁相环（DLL）组成。

    当采样时钟频率低于DLL的工作下限时，开关K1、K2向上闭合，DLL被旁路；当开关K1、K2向下闭合时，DLL开始作用，并调节输入时钟信号相位，以使输入时钟的占空比接近50%，抖动小于0.5ps。

◇ 延迟锁相环（DLL）

    延迟锁相环（Delay-locked loop，DLL）的结构与普通锁相环（Phase-locked loop，PLL）相似，它只是用电压控制延迟线（VCDL，Voltage Control Delay Line）代替了压控振荡器。其结构框图如图2所示，一个普通的DLL包括4个主要模块：鉴相器、电荷泵电路、环路滤波器及VCDL。其中压控延迟线是由一系列电压控制的延迟可变电源串联而成的开路链，其输出信号是输入信号的延迟ntd。把压控延迟线的输入和输出送入鉴相器中进行比较，通过锁相环路使两者之相差锁定在一个周期（同相比较）或者半个周期（倒相比较），则每个延迟单元的延迟时间即为T/n或T/2n，其中n为延迟的级数。

    DLL中的鉴相器的作用是鉴别相位误差并调节电荷泵的误差，以此来控制压振荡器的输出频率，常见的鉴相特性有余弦型、锯齿型与三角型，鉴相器可以分为模拟鉴相器和数字鉴相器两种，其主要指标有：

（1）鉴相特性曲线。也就是鉴相器的输出电压随输入信号相位差的变化曲线，该特性要求其为线性且线性范围要大。

（2）鉴相灵敏度。即单位相位差产生的输出电压，单位为v/raJ。理想鉴相器的鉴相灵敏度应与输入信号的幅度无关，鉴相特性为非线性时，一般将其定义为Pt=0点上的灵敏度。

（3）鉴相范围，也就是输出电压随相位差单调变化的相位范围。

（4）鉴相器的工作频率。

     DLL中的电荷泵实际上是一个电荷开关，它可让相位的差异和超前滞后转化为电流，然后通过一阶电容的积分作用再转化成控制电压，然后用这个反馈控制电压来控制延迟时间，以使之达到所需要的相位延迟。

     该DLL有两个作用：一是检测占空比；二是检测时钟抖动，由于延迟锁相是50%的时钟周期，因此当鉴相器（PDF）检测到占空比大于50%时，电荷泵（CP）往上使占空比降低，反之则往下使占空比上升。