系统结构 SAR ADC电路结构主要包含五个部分：采样保持电路、比较器、DAC、逐次逼近寄存器和逻辑控制单元。转换中的逐次逼近是按对分原理，由控制逻辑电路完成的。其工作过程如下：启动后，控制逻辑电路首先把逐次逼近寄存器的最高位置1，其它位置0，将其存储到逐次逼近寄存器，然后经数模转换后得到一个电压值(大小约为满量程输出的一半)。这个电压值在比较器中与输入信号进行比较，比较器的输出反馈到DAC，并在下一次比较前对其进行修正。即输入信号的抽样值与DAC的初始输出值相减，余差被比较器量化，量化值再来指导控制逻辑是增加还是减少DAC的输出；然后，再次从输入抽样值中减去这个新的DAC输出值。不断重复这个过程，直至完成最后一位数字的实现。由此可见，这种数据的转变始终处于逻辑控制电路的时钟驱动之下，逐次逼近寄存器不断进行比较和移位操作，直到完成最低有效位(LSB)的转换。这时逐次逼近寄存器的各位值均已确定，转换操作完成。
SAR ADC的速度和分辨率主要受反馈电路中DAC的速度、分辨率和线性的限制，精确设计DAC是本次设计的重点和关键。传统的SAR ADC多采用简单的电阻分压式或电容电荷型结构来实现。电阻分压式转换器的优点是只需要用到一种电阻，容易保证制造精度，即使电阻出现较大的误差，也不会出现非单调性。但n位二进制输入的电阻分压式数模转换器需要2n个分压电阻以及同样数量的模拟开关，所以随着位数的增加，其所需元器件的数量会呈几何级数增加，这是它的缺点。单独用这种结构来做一个DAC的情况比较少见，但是它却在8位以下的SAR ADC中常用到。电容电荷型DAC的优点是精度较高，但缺点是面积大，对寄生电容敏感，而且还需要两相时钟，增加了设计制造的复杂度。
参考文献： 1 Kh.handidi, Vincent S.Tso. An 8-b 1.3-MHz Successive-Approximation A/D Converter. IEEE J. Solid-State Circuits,1990,25(3) 2 T.P.Redfern et al.. A monolithic charge-balancing successive-approximation A/D technique. IEEE J. Solid-State Circuits, 1979, SC-14: 912-920 3 Richard K.Hester et al. Fully Differential ADC with Rail-to-Rail Common-Mode Range and Nonlinear Capacitor Compensation. IEEE J. Solid-State Circuits, 1990, 25(12):173-183.
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